Cargando…
Final design review of 130nm ASICs
Autor principal: | De la Taille, Christophe |
---|---|
Formato: | info:eu-repo/semantics/article |
Lenguaje: | eng |
Publicado: |
2017
|
Materias: | |
Acceso en línea: | http://cds.cern.ch/record/2289736 |
Ejemplares similares
-
Final design review of 65nm CMOS chips
por: Re, Valerio
Publicado: (2017) -
Final design review of deliverable D4.3 (TSV in 65nm)
por: Re, Valerio
Publicado: (2017) -
ALTIROC0, a 20 pico-second time resolution ASIC for the ATLAS High Granularity Timing Detector (HGTD)
por: de la Taille, C., et al.
Publicado: (2018) -
Results from CHIPIX-FE0, a Small-Scale Prototype of a New Generation Pixel Readout ASIC in 65 nm CMOS for HL-LHC
por: Pacher, L., et al.
Publicado: (2018) -
Test report of deliverable D4.2
por: De la Taille, Christophe
Publicado: (2019)