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Advanced HDL synthesis and SOC prototyping: RTL design using Verilog
| Autor principal: | |
|---|---|
| Lenguaje: | eng |
| Publicado: |
Springer
2019
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| Materias: | |
| Acceso en línea: | http://cds.cern.ch/record/2710897 |
| Descripción no disponible. |