A PCI express board designed to interface with the electronic phase-2 upgrades of the ATLAS detectors at CERN

Nei prossimi 10 anni è in previsione un aggiornamento radicale dell'acceleratore al CERN finalizzato al raggiungimento di più alti valori di luminosità istantanea (oltre 5*10^34cm-2s-1) ed integrata (oltre un fattore 10 rispetto a quella attuale). Conseguentemente, anche i rilevatori degli esperimenti che lavorano al CERN, così come i loro sistemi di acquisizione dati, dovranno essere aggiornati per poter gestire un usso notevolmente maggiore rispetto a quello utilizzato finora. Questa tesi tratta in particolare di una nuova scheda elettronica di lettura, progettata e testata nel laboratorio di elettronica del Dipartimento di Fisica ed Astronomia dell'Università di Bologna e nel laboratorio di elettronica della Sezione INFN (Istituto Nazionale di Fisica Nucleare) di Bologna. Le motivazioni che hanno indotto lo sviluppo della scheda prototipale sono molteplici. Un primo obiettivo è stato quello di aggiornare la versione attuale delle schede elettroniche di acquisizione dati usate oggi nel Pixel Detector dell'esperimento ATLAS, visto che sono anch'esse sotto la responsabilità della sezione INFN di Bologna. Secondariamente, la scheda (nominata Pixel-ROD) è orientata a gestire le esigenze elettroniche che seguiranno l'upgrade di LHC durante la fase 2. La complessità del progetto e l'inerzia intrinseca di una vasta collaborazione come quella di ATLAS, hanno poi indotto lo sviluppo di questo progetto elettronico in largo anticipo rispetto al vero upgrade di fase 2 di LHC, previsto per il 2024. In questo modo saranno anche più facilmente eseguibili eventuali aggiornamenti tecnologici in corso d'opera, senza dover riprogettare da zero un sistema di acquisizione dati completo. Per le esigenze appena descritte, dal punto di vista hardware la scheda è stata dotata sia di moderni e veloci sistemi di interfacciamento, come la connessione PCI express, sia di sistemi già ampiamente collaudati, come la connessione Gigabit ethernet. Parallelamente a ciò, la scheda gestisce sistemi di trasmissione dati ad alta velocità sia su fibra ottica che tramite connessione elettrica su linee differenziali. La Pixel-ROD si basa su un'architettura gestita da due dispositivi programmabili di tipo FPGA. La prima, una Master FPGA (XILINX Zynq) ha il compito di controllo generale della scheda stessa mentre la seconda, una Slave FPGA (XILINX Kintex) ha il compito di gestire il usso dei dati. La versatilità di connessione e la capacità di calcolo della scheda è potenziata da un processore fisico ARM, incluso nella Master FPGA, in grado di facilitare l'interfacciamento anche con altri progetti elettronici sviluppati all'interno della collaborazione ATLAS, che utilizzino linguaggi di programmazione standard non espressamente orientati all'elettronica. Questa tesi è composta da una parte introduttiva di presentazione dell'acceleratore al CERN, LHC, e dell'esperimento ATLAS. Poi segue una parte descrittiva del progetto e del funzionamento dell'attuale Pixel Detector di ATLAS. Successivamente la tesi descrive un possibile sistema di acquisizione dati aggiornato in visione della fase 2 di LHC, per esempio ancora relativamente al Pixel Detector, basato su schede come la Pixel-ROD. In questa parte sono descritti in dettaglio il progetto della scheda, il suo funzionamento e i test èettuati in laboratorio. I test in particolare riguardano il contributo personale che il sottoscritto ha fornito al progetto ed alla collaborazione. Si descrivono anche i primi test congiunti, nel laboratorio del NIKHEF ad Amsterdam, con altri prototipi elettronici sviluppati dalla collaborazione internazionale ATLAS. I test sono stati eseguiti utilizzando un protocollo denominato Aurora 64b/66b, previsto nel panorama dei protocolli di comunicazione che verranno utilizzati nel futuro sistema di acquisizione dati del Pixel Detector, ed un protocollo denominato GBT (GigaBit Transmission), molto utilizzato anche adesso negli esperimenti al CERN. Infine la tesi propone una presentazione degli scenari di applicazione futura.